Quartus II 是Altera公司推出的一款綜合性CPLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程，能夠幫助用戶快速的設(shè)計電路，自帶仿真器，實時仿真，運行非常穩(wěn)定流暢，操作也簡單！

Quartus II軟件簡介

Quartus II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。

Quartus II軟件功能

Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：
可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件；
芯片（電路）平面布局連線編輯；
LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；
功能強大的邏輯綜合工具；
完備的電路功能仿真與時序邏輯仿真工具；
定時/時序分析與關(guān)鍵路徑延時分析；
可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析；
支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；
使用組合編譯方式可一次完成整體設(shè)計流程；
自動定位編譯錯誤；
高效的期間編程與驗證工具；
可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；
能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。

安裝破解教程

1、解壓文件，雙擊“QuartusSetup-13.0.0.156.exe”應(yīng)用程序，開始安裝。
2、一路默認安裝即可，安裝可能時間教程，請耐心等待，直到安裝完成，點擊“finish”。（安裝默認路徑為“C:\altera\13.0”）
3、安裝完成后，在解壓文件中找到適合自己電腦的破解器，解壓并運行后，按照如下步驟點擊。

4、選擇“C:\altera\13.0\quartus\bin64\”里面的“sys_cpt.dll”文件。

5、此時會在安裝目錄下方生成一個“license”文件，點擊“保存”就行了。
6、最后，破解器會這樣顯示，點擊“退出”。

7、運行桌面自動生成的“Quartus II 13.0（64-bit）”快捷方式，選擇第二個，點擊“ok”。
8、選擇“tools”下方的“license setup”后，會彈出如下窗口，將ID復(fù)制即可。

9、在“C:\altera\13.0\quartus\bin64\”中找到“license”文件，并以記事本打開。
10、將復(fù)制的ID替換所有的“XXXXXXXXXX”即可完成破解。